static inline void set_txint(ChannelState *s)

{

    s->txint = 1;

    if (!s->rxint_under_svc) {

        s->txint_under_svc = 1;

        if (s->chn == chn_a) {

            s->rregs[R_INTR] |= INTR_TXINTA;

            if (s->wregs[W_MINTR] & MINTR_STATUSHI)

                s->otherchn->rregs[R_IVEC] = IVEC_HITXINTA;

            else

                s->otherchn->rregs[R_IVEC] = IVEC_LOTXINTA;

        } else {

            s->rregs[R_IVEC] = IVEC_TXINTB;

            s->otherchn->rregs[R_INTR] |= INTR_TXINTB;

        }

    escc_update_irq(s);

    }

}

static inline void set_txint(ChannelState *s)

{

    s->txint = 1;

    if (!s->rxint_under_svc) {

        s->txint_under_svc = 1;

        if (s->chn == chn_a) {

            s->rregs[R_INTR] |= INTR_TXINTA;

            if (s->wregs[W_MINTR] & MINTR_STATUSHI)

                s->otherchn->rregs[R_IVEC] = IVEC_HITXINTA;

            else

                s->otherchn->rregs[R_IVEC] = IVEC_LOTXINTA;

        } else {

            s->rregs[R_IVEC] = IVEC_TXINTB;

            s->otherchn->rregs[R_INTR] |= INTR_TXINTB;

        }

    escc_update_irq(s);

    }

}

            s->rregs[R_INTR] |= INTR_TXINTA;             s->otherchn->rregs[R_INTR] |= INTR_TXINTB;
static inline void FUNC_0(ChannelState *VAR_0)

{

    VAR_0->txint = 1;

    if (!VAR_0->rxint_under_svc) {

        VAR_0->txint_under_svc = 1;

        if (VAR_0->chn == chn_a) {

            VAR_0->rregs[R_INTR] |= INTR_TXINTA;

            if (VAR_0->wregs[W_MINTR] & MINTR_STATUSHI)

                VAR_0->otherchn->rregs[R_IVEC] = IVEC_HITXINTA;

            else

                VAR_0->otherchn->rregs[R_IVEC] = IVEC_LOTXINTA;

        } else {

            VAR_0->rregs[R_IVEC] = IVEC_TXINTB;

            VAR_0->otherchn->rregs[R_INTR] |= INTR_TXINTB;

        }

    escc_update_irq(VAR_0);

    }

}

static inline void FUNC_0(ChannelState *VAR_0)
{ VAR_0->txint = 1; if (!VAR_0->rxint_under_svc) { VAR_0->txint_under_svc = 1; if (VAR_0->chn == chn_a) { VAR_0->rregs[R_INTR] |= INTR_TXINTA; if (VAR_0->wregs[W_MINTR] & MINTR_STATUSHI)
VAR_0->otherchn->rregs[R_IVEC] = IVEC_HITXINTA; else
VAR_0->otherchn->rregs[R_IVEC] = IVEC_LOTXINTA; } else { VAR_0->rregs[R_IVEC] = IVEC_TXINTB; VAR_0->otherchn->rregs[R_INTR] |= INTR_TXINTB; } escc_update_irq(VAR_0); } }