static void intel_hda_update_irq(IntelHDAState *d)

{

    bool msi = msi_enabled(&d->pci);

    int level;



    intel_hda_update_int_sts(d);

    if (d->int_sts & (1U << 31) && d->int_ctl & (1U << 31)) {

        level = 1;

    } else {

        level = 0;

    }

    dprint(d, 2, "%s: level %d [%s]\n", __FUNCTION__,

           level, msi ? "msi" : "intx");

    if (msi) {

        if (level) {

            msi_notify(&d->pci, 0);

        }

    } else {

        pci_set_irq(&d->pci, level);

    }

}

static void intel_hda_update_irq(IntelHDAState *d)

{

    bool msi = msi_enabled(&d->pci);

    int level;



    intel_hda_update_int_sts(d);

    if (d->int_sts & (1U << 31) && d->int_ctl & (1U << 31)) {

        level = 1;

    } else {

        level = 0;

    }

    dprint(d, 2, "%s: level %d [%s]\n", __FUNCTION__,

           level, msi ? "msi" : "intx");

    if (msi) {

        if (level) {

            msi_notify(&d->pci, 0);

        }

    } else {

        pci_set_irq(&d->pci, level);

    }

}

static void FUNC_0(IntelHDAState *VAR_0)

{

    bool msi = msi_enabled(&VAR_0->pci);

    int VAR_1;



    intel_hda_update_int_sts(VAR_0);

    if (VAR_0->int_sts & (1U << 31) && VAR_0->int_ctl & (1U << 31)) {

        VAR_1 = 1;

    } else {

        VAR_1 = 0;

    }

    dprint(VAR_0, 2, "%s: VAR_1 %VAR_0 [%s]\n", __FUNCTION__,

           VAR_1, msi ? "msi" : "intx");

    if (msi) {

        if (VAR_1) {

            msi_notify(&VAR_0->pci, 0);

        }

    } else {

        pci_set_irq(&VAR_0->pci, VAR_1);

    }

}

static void FUNC_0(IntelHDAState *VAR_0)
{ bool msi = msi_enabled(&VAR_0->pci); int VAR_1; intel_hda_update_int_sts(VAR_0); if (VAR_0->int_sts & (1U << 31) && VAR_0->int_ctl & (1U << 31)) { VAR_1 = 1; } else { VAR_1 = 0; } dprint(VAR_0, 2, "%s: VAR_1 %VAR_0 [%s]\n", __FUNCTION__,
VAR_1, msi ? "msi" : "intx"); if (msi) { if (VAR_1) { msi_notify(&VAR_0->pci, 0); } } else { pci_set_irq(&VAR_0->pci, VAR_1); } }